從冷板凳到新寵兒

CoWoS先進封裝技術成為AI能力發展的強大推手。CoWoS將多個晶片先整合封裝至中介晶圓，再分割形成大晶片，封裝至基板上。先進封裝也因此成為半導體效能提升的關鍵技術。

CoPoS則是將CoWoS的圓形矽中介層改為方形玻璃面板，以提升利用面積，但目前技術還處在試驗階段，尚未進入商業化量產。

隨著資料傳輸速率的提升，傳統的銅線介質已遇到物理瓶頸。透過緊湊型通用光子引擎與共同封裝光學等技術的發展，有望突破此一限制，成為訊號傳輸的全新解方。

蔡潤波
先進半導體封測研究所副教授級專業技術人員兼所長。

從生成式AI（generative artificial intelligence, GAI）到自駕車，近年來許多科技快速發展的背後，都離不開日益強大的運算能力。技術的發展讓電腦程式或機器具備學習、思考、判斷與解決問題等仿人類智慧的能力。此項科技的興起，已為人類社會帶來結構性的變革與效益，不僅大幅提升工作效率與生產力，也增進日常生活的便利與品質，並引領醫療和科學領域取得突破性進展。而這一切AI能力的長足進展，皆得益於半導體科技在過去半世紀以來的持續演進與強大支撐。

AI晶片要變得更強，不只要把晶片裡的元件做得更小，如何把不同晶片更有效率地整合在一起，也同樣重要。近年來AI的爆發性成長，雖受輝達（NVIDIA）H100、B200和Vera Rubin架構等晶片強大算力的推波助瀾，但關鍵推手，很大程度上實應歸功於台積電的CoWoS（chip-on-wafer-onsubstrate）先進封裝技術。

CoWoS先進封裝技術的商業化之路

什麼是CoWoS？從CoWoS名稱就能看出，它是將多個晶片（chips）先整合封裝於中介晶圓（wafer）上，分割後形成大晶片（chip-onwafer,CoW），隨後再將大晶片封裝至基板（substrate）上的技術。目前，CoWoS技術依架構與中介層材質的不同，主要分為CoWoS-S、CoWoS-R與CoWoS-L三大主流類別（圖一）。

CoWoS-S甫問世時，因製造成本過高而乏人問津。直到2011年，發明出現場可程式化邏輯閘陣列（field-programmable gate array, FPGA）的大廠賽靈思（Xilinx）向台積電投下第一張、也是當年唯一的一張訂單，才正式開啟了這項先進封裝技術的商業化之路。在當時，CoWoS-S的報價高達每平方毫米七美分，而多數核心大客戶的價格承受度僅有一美分，高達七倍的價差，成為當時技術普及的最大硬傷。CoWoS-S技術之所以所費不貲，核心原因在於使用了昂貴的「矽中介層」。這項技術實質上是使用一整片12吋大小的矽晶圓，並在晶圓上製作高密度的矽通孔（through silicon vias, TSV）、重布線層（redistribution layers, RDL）與微凸塊（microbumps），以作為晶片與外界聯繫的電氣連接點，更高的製程複雜度自然推升了生產成本。為了解決商業化的成本問題，台積電必須進行技術變革，開發更具價格競爭力的低成本版本，CoWoS-R與CoWoS-L便在此背景下應運而生。整體而言，CoWoS-S性能最為優異，但成本也最高；CoWoS-R的成本最具競爭力，但性能表現相對受限；而CoWoS-L則恰如其分地落於兩者之間，成功兼顧了性能與成本的平衡。

註重布線層是在晶圓表面沉積金屬導線層與介電絕緣材料層，重新配置晶片原有的輸入/輸出接點位置，是先進封裝技術中的核心互連結構。

從CoWoS到CoPoS
迎來產能全面釋放

隨著封裝技術的日新月異，眾多先進封裝方案相繼問世。在當前AI浪潮的推升下，人工智慧晶片對資料運算速度的要求大幅提高，同時面臨降低功耗與提升能源效率的嚴峻挑戰。然而，單靠電晶體微縮來提升運算效能的難度已大幅提高，產業界必須轉向多晶片與異質整合的先進封裝技術，例如結合邏輯晶片與高頻寬記憶體（high bandwidth memory, HBM），方能從系統層面延續摩爾定律。這樣的技術典範轉移，使得半導體產業的產能瓶頸，已不再取決於前段製程的AI晶片出貨量，而是由後段先進封裝與測試的關鍵產能接手，躍升為驅動產業競爭的核心焦點。正所謂「市場趨勢之所在，技術發展之所向」，各種先進封裝技術正迎來百家爭鳴的蓬勃發展期。

目前，CoWoS的矽中介層受限於晶圓尺寸與光罩曝光範圍（reticle size），導致封裝面積的擴展能力遭遇瓶頸。圓形晶圓在製程中存在嚴重的邊緣面積浪費，導致利用率低，這不僅推升了矽製程成本，也限制了產能。此外，隨著晶片尺寸擴大，散熱效率不彰與基板翹曲等物理特性挑戰也接踵而至。為了突破上述限制，業界提出了「化圓為方，以方代圓」的創新概念，改以方形玻璃面板（glass panel）作為中介層，並催生出以方形玻璃基板取代圓形晶圓基板的CoPoS（chip-on-panelon-substrate）架構。

CoPoS改採用方形或矩形面板進行封裝，方形面板在排版（layout）上具有極高的幾何優勢，能將基板利用率從傳統圓形晶圓的65%大幅跳升至95%以上。這種面板形狀的變革徹底解決了邊緣面積浪費的痛點，使單一批次（batch）能同時產出更多CoP封裝單元，在顯著降低單位成本的同時，大幅拉升產能，成為降低大尺寸AI晶片製程成本的關鍵利器。

以NVIDIA B200晶片為例，一片12吋圓形晶圓僅能封裝四組CoW單元；若改採用310mm×310mm的方形面板，保守估計產出便可翻倍至9~16組CoP單元。隨著面板尺寸進一步放大，產能效益更呈現爆發式成長：換作510mm×515mm的矩形面板，可放置的加工面積將直接飆升至12吋晶圓的4.5倍；未來若推進到600mm×600mm甚至更大尺寸的面板，加工面積更將達到6~8倍的驚人漲幅。這種面積規模的級數跳升，正是大尺寸AI晶片全面釋放產能的關鍵所在。

註高頻寬記憶體是將多層動態隨機存取記憶體晶片，利用矽通孔和微凸塊垂直堆疊連接，並與處理器緊密封裝的高效能記憶體技術。


CoPoS技術挑戰
迎接新世代AI需求缺口

從技術成熟度與材料穩定性來看，CoWoS已是經市場淬鍊、達到量產水準的標竿技術；相對地，CoPoS目前仍處於技術開發與初期試產階段。儘管臺灣在顯示器面板產業擁有深厚的歷史根基，但CoPoS的核心轉型，絕非僅是將既有的矽中介層簡單更換為玻璃材料並放大尺寸，根本的挑戰在於：方形玻璃面板必須在放大的面積上，仍能提供與矽中介層同等規格的高密度互連能力（high density interconnect, HDI）。在製程方面，現行CoWoS的矽中介層已能穩定實現約5~8微米等級的微細線寬與線距；然而，目前的CoPoS面板級製程大多仍落在8~15微米之間，兩者在精密度上仍存在顯著差距。這項製程鴻溝將直接限制輸入/輸出（I/O）密度的提升與訊號傳輸性能，特別是在高頻寬記憶體與邏輯晶片之間需要極大量高速傳輸通道的AI運作情境下，影響尤為劇烈。此外，在垂直電氣連接技術上，對比於矽中介層的矽通孔，CoPoS的玻璃通孔（through glass via, TGV）製程，精度與材料穩定性同樣面臨嚴峻考驗。在大面積基板上進行高密度開孔時，如何有效克服大面積基板翹曲，以及通孔在鍍銅金屬層後，孔壁微裂痕（microcrack）等物理缺陷，依舊是當前阻礙CoPoS跨入商業化量產的核心技術壁壘。

為迎戰迫在眉睫的AI算力需求，台積電已宣布將CoWoS月產能全速拉升至10萬片以上。與此同時，台積電正雙軌布局次世代技術，已於旗下采鈺龍潭廠正式建置首條先進封裝CoPoS試產線，全面展開設備與材料驗證。按照時程規劃，該技術預計於2027年邁入小量試產階段，象徵著玻璃面板級封裝已正式從實驗室研發跨入商用布局；若良率提升與客戶驗證進展順利，最快將於2028年底至2029年間啟動大規模量產。

傳統半導體供應鏈的改頭換面

從圓形走向方形，CoPoS面板級封裝導入了全新材料（例如玻璃、藍寶石）並結合重布線層技術。這場製程革命不僅為製造端帶來極高難度的製程挑戰，更同步點燃了本土設備與材料商的龐大轉型商機，範疇全面涵蓋精密設備、自動化系統、晶圓檢測與前瞻材料等多個核心領域。傳統半導體設備，例如前段的清洗、研磨、黃光微影、自動搬運等；後段的覆晶、熱壓貼合技術（thermocompression bonding），在過去30年間，皆是圍繞12吋圓形晶圓的圓形對稱邏輯所設計。當生產線的主角轉換成方形面板時，這絕非單純的幾何形狀替換，而是牽涉到整個製程邏輯、設備配置與材料選擇的顛覆。整條半導體供應鏈，都必須迎來一次全面性的升級與重新認證。此外，大面積矩形中介層的RDL製程控制難度極其嚴苛。在動輒300多道精密複雜的工序中，一旦在任何環節產生微塵（particle）汙染，便可能導致整片高價值超大面板直接報廢，製程容錯率近乎為零。因此，如何在方形大面積下維持晶圓級的檢測精度與製程良率，已成為本土設備供應鏈在跨入次世代封裝時，必須率先跨越的技術雄關。

你是電 你是光
COUPE成終極傳輸解方

隨著資料中心傳輸速率從800G強勢邁向1.6T世代，傳統的銅線傳輸已無可避免地遭逢物理極限。高頻訊號在銅線介質下不僅衰減極其嚴重，更會產生難以排解的巨大熱能，迫使整個產業界全面轉向「以光代銅」的技術變革。為了徹底解決CoWoS等先進封裝平臺在高算力下的高功耗與散熱瓶頸，市場進一步催生出「光進銅退」的全新架構。為此，台積電特別推出了緊湊型通用光子引擎（compact universal photonic engine, COUPE）技術，量身打造出劃時代的矽光子（Si Photonics)整合平臺，旨在打破傳統銅線傳輸對AI算力造成的限制。

註矽光子是將積體光學電路與積體電子電路共同封裝在同一個以矽為基底的半導體晶片上的技術。它捨棄傳統只靠銅導線傳遞電子的做法，改用光脈衝透過晶片上的微觀光路來傳輸資料。

在這股技術典範轉移下，其中共同封裝光學（co-packaged optics, CPO）技術的核心顛覆之處，在於打破過往插拔式光模組的實體距離限制，直接將負責光電轉換的「光引擎」搬移至GPU或交換器晶片身側，台積電利用3D先進封裝技術，將負責處理傳統電訊號的電子晶片（electronic integrated circuit chip），直接上下堆疊在負責處理光訊號的矽光子晶片（photonic integrated circuit chip）之上，共同封裝於同一基板上（圖二）。台積電的CPO技術實際上融合了電與光，達成協同作戰，不僅能提供高達數倍的功耗效率，更大幅縮減了信號延遲，成為驅動未來超大規模AI叢集不可或缺的終極傳輸方案。


革新技術，一直以來都是臺灣半導體產業的看家本領。研發端的概念驗證，到產業端的製程商業化，工程師不畏於微縮的物理限制，只專注在問題解決與更卓越的性能之上，從CoWoS、CoPoS，再到COUPE等技術的更迭便可知一二。半導體科技的發展使我們暢想未來，卻也難以預測未來世界的樣貌。面對AI浪潮帶來的劇烈改變，或許，專注在更好的結果上，是從過去到現在，我們也應當始終堅持的本心。

… 本文摘錄自 科學月刊 2026/11月 第683期